Фундаментальный конспект лекции по дисциплине «ОП.02 Архитектура аппаратных средств» (СИЭУиП, занятие 20 «Итоговая работа»). Обобщение фундаментальных архитектурных закономерностей: балансировка вычислительных узлов, физические барьеры масштабирования, закон Амдала, закон Мура, преодоление проблемы «стены памяти» (Memory Wall), балансировка линий ввода-вывода (PCIe/DMI/UPI) и расчет надежности систем (RAS / MTBF).
Проектирование современных вычислительных комплексов опирается на систему базовых эмпирических и математических законов, определяющих пределы быстродействия электронных узлов.
В 1965 году Гордон Мур сформулировал закономерность: количество транзисторов на кристалле интегральной схемы удваивается примерно каждые 24 месяца при сохранении относительной стоимости производства. На протяжении 40 лет закон Мура сопровождался масштабированием Деннарда (Dennard Scaling, 1974): уменьшение физического размера транзисторов позволяло пропорционально снижать рабочее напряжение питания, благодаря чему плотность тепловыделения на единицу площади кремния оставалась постоянной, а тактовая частота экспоненциально росла (от сотен килогерц до 3–4 ГГц).
Однако к 2005 году масштабирование Деннарда прекратилось из-за физического барьера: толщина подзатворного диэлектрика приблизилась к атомным масштабам (единицы нанометров), что привело к резкому экспоненциальному росту токов подпороговой утечки (Leakage Current). Дальнейшее повышение тактовой частоты привело к недопустимому перегреву кристалла («тепловая стена», Thermal Wall). Это вынудило индустрию совершить парадигмальный переход от роста частоты одиночного конвейера к параллелизму — многоядерным (Multicore), многопроцессорным (SMP/NUMA) и гетерогенным (CPU+GPU) архитектурам.
Закон Джина Амдала (1967) определяет максимальное теоретическое ускорение алгоритма с постоянным объемом задачи (Strong Scaling) при распределении вычислений на $n$ параллельных исполнительных блоков:
Инженерный вывод: Даже если 95% кода идеально параллельны ($p=0.95$), оставшиеся 5% последовательного кода ($1-p=0.05$) ограничивают максимальное ускорение системы планкой в 20 раз ($1/0.05=20$), независимо от того, задействовано 100, 1000 или миллион ядер.
На протяжении десятилетий пиковая производительность вычислительных ядер (FLOPS) росла со скоростью примерно 55% в год, тогда как латентность доступа к динамической памяти DRAM (ns) улучшалась всего на 7–10% в год. Этот разрыв в темпах развития микроэлектроники получил название Memory Wall (Стена памяти).
Для оценки сбалансированности вычислительной платформы используется отношение суммарной пропускной способности памяти (ГБ/с) к пиковой вычислительной мощности процессора (GFLOPS):
В исторических суперкомпьютерах Cray-1 отношение $B/F$ достигало 1.0–2.0 Байт/FLOP, что позволяло снабжать каждое векторное действие новым операндом из памяти. В современных многоядерных процессорах и GPU отношение $B/F$ упало до значений 0.05–0.15 Байт/FLOP для CPU и 0.01–0.03 для тензорных ускорителей.
Это означает, что процессор способен выполнять сотни арифметических операций над одним загруженным байтом данных. Если прикладной алгоритм имеет низкую арифметическую плотность (Operational Intensity < 1 FLOP/Byte), ядра процессора более 90% времени простаивают в ожидании выборки данных из оперативной памяти (Memory Bound режим Roofline-модели).
Критическим фактором эффективности платформы является согласованность пропускной способности шин ввода-вывода с требованиями периферийных контроллеров.
Шина PCIe представляет собой двухточечный последовательный интерфейс с пакетной передачей данных и коммутируемой топологией.
| Поколение PCIe | Частота / Скорость (GT/s) | Кодирование | ПСП на линию x1 (ГБ/с) | ПСП слота x16 (ГБ/с, симметрично) |
|---|---|---|---|---|
| PCIe 3.0 | 8.0 GT/s | 128b/130b (98.5% эфф.) | 0.985 ГБ/с | 15.75 ГБ/с (31.5 двунапр.) |
| PCIe 4.0 | 16.0 GT/s | 128b/130b | 1.969 ГБ/с | 31.51 ГБ/с (63.0 двунапр.) |
| PCIe 5.0 | 32.0 GT/s | 128b/130b | 3.938 ГБ/с | 63.02 ГБ/с (126.0 двунапр.) |
| PCIe 6.0 | 64.0 GT/s | PAM4, Flit-based (FEC) | 7.563 ГБ/с | 121.0 ГБ/с (242.0 двунапр.) |
В потребительских и рабочих станциях часть линий PCIe разведена напрямую от кристалла ЦП (CPU-attached Lanes), а часть подключена к южному мосту / чипсету (PCH / Platform Controller Hub). Связь между ЦП и чипсетом осуществляется через специализированную шину — DMI (Direct Media Interface) у Intel или выделенный линк PCIe у AMD.
Например, шина DMI 4.0 x8 имеет пропускную способность около 15.75 ГБ/с. Если к чипсету одновременно подключены:
При одновременной нагрузке суммарный трафик превышает пропускную способность шины DMI. Возникает аппаратный затор (Oversubscription Bottleneck), приводящий к резкому скачку латентности пакетов, переполнению внутренних буферов FIFO и отбрасыванию сетевых фреймов.
Современные процессоры и видеокарты характеризуются экстремальной динамикой энергопотребления. Введение спецификаций ATX 3.0 и разъема 12V-2x6 (PCIe Gen 5) стало ответом на проблему бросков тока микроархитектур (Power Excursions / Spikes).
При переходе видеокарты уровня GeForce RTX 4090 или RTX 6000 Ada из состояния ожидания в режим полной трассировки лучей за доли микросекунды ($< 100 \ \mu s$) потребление мощности может скачкообразно вырастать с 50 Вт до 900–1200 Вт (до 200–250% от номинального TDP 450 Вт).
Блоки питания старых стандартов (ATX 2.3 / 2.4) воспринимают такой скачок по скорости нарастания тока ($di/dt$) как короткое замыкание и мгновенно отключаются по триггеру защиты от перегрузки по току (OCP — Over Current Protection) или мощности (OPP — Over Power Protection). Стандарт ATX 3.0 официально регламентирует способность БП кратковременно выдерживать перегрузки до 200% от заявленной мощности в течение 100 микросекунд.
Передача мощности 600 Вт по шине +12V требует протекания постоянного тока: $$I = \frac{P}{U} = \frac{600 \text{ Вт}}{12 \text{ В}} = 50 \text{ А}$$ При использовании разъема 12VHPWR / 12V-2x6 ток распределяется по 6 питающим контактам (по 8.3–9.2 А на контакт). Малейший перекос штекера или неплотный прижим клеммы увеличивает переходное сопротивление контакта $R_{contact}$ с нормативных 5 мОм до 30–50 мОм. Согласно закону Джоуля-Ленца: $$P_{loss} = I^2 \times R_{contact} = (9 \text{ А})^2 \times 0.05 \text{ Ом} \approx 4 \text{ Вт}$$ Выделение 4 Вт тепла в замкнутом пластиковом объеме миллиметрового контакта приводит к лавинообразному разогреву разъема свыше 150°C, плавлению изоляции и возгоранию.
Для корпоративных систем критически важным параметром наряду с быстродействием является концепция RAS (Reliability, Availability, Serviceability):