Практикум: Энергонезависимая память. Иерархия памяти

Интерактивный рабочий лист студента по дисциплине «Архитектура аппаратных средств» (СИЭУиП, занятие 13). Сравнительный анализ уровней иерархии памяти, исследование компромисса «скорость – стоимость – энергозависимость», расчет эффективного времени доступа по формуле T_eff = H · T_cache + (1 - H) · T_ram и составление инженерного протокола подсистемы хранения по 4 вариантам архитектурных профилей.

Критерии оценивания (4-балльная шкала): Корректность таблиц пирамиды, параметров и расчетов эффективного времени — до 2 баллов; объяснение физических компромиссов, принципов локальности и алгоритмов Flash — 1 балл; обоснование и верификация подсистемы памяти под вариант архитектурного профиля — 1 балл. Сдача работы: до следующего учебного занятия.

ФИО обучающегося:

Учебная группа:

Дата выполнения:

Архитектурный профиль (вариант):

Вариант не выбран

1. Пирамида иерархии памяти: сопоставление ступеней и компромисс характеристик

Заполните аналитическую таблицу уровней иерархии памяти вычислительной системы. Для каждого уровня укажите диапазон времени доступа (в тактах ЦП и наносекундах), типичный объем, энергозависимость (энергозависимая / энергонезависимая) и относительную удельную стоимость за 1 ГБ (от наивысшей к минимальной).

Уровень иерархии памяти	Время доступа (такты и нс)	Типичная ёмкость	Энергозависимость	Стоимость 1 ГБ
Регистры ЦП (CPU Registers)
Кэш L1 (Инструкции + Данные)
Кэш L2 (Выделенный на ядро)
Кэш L3 (Общий кристалла / 3D V-Cache)
Оперативная память (ОЗУ / DRAM)
Быстрый NVMe SSD (NAND Flash)
Жесткий диск (HDD, магнитный)
Архивный ленточный накопитель (LTO Tape)

Инженерный анализ компромисса: Почему невозможно построить современный компьютер целиком на энергонезависимой памяти или целиком на регистрах/SRAM? Раскройте фундаментальный компромисс «скорость – ёмкость – стоимость – энергозависимость/сохранность»:

2. Расчет эффективного времени доступа к памяти и роль локальности

Эффективное среднее время доступа к памяти вычисляется по формуле:
T_eff = H · T_cache + (1 - H) · T_ram
где H — коэффициент попадания в кэш (Hit Rate, $0 \le H \le 1$), (1 - H) — коэффициент промаха (Miss Rate), T_cache — задержка обращения к кэшу, T_ram — задержка обращения к оперативной памяти при промахе кэша (Miss Penalty).

Сценарий попадания (Hit Rate H)	Параметры подсистемы памяти	Формула расчета T_eff	Результат T_eff (нс)
Случай A: H = 90% (0.90)	T_cache = 2 нс, T_ram = 60 нс
Случай B: H = 95% (0.95)	T_cache = 2 нс, T_ram = 60 нс
Случай C: H = 98% (0.98)	T_cache = 2 нс, T_ram = 60 нс
Случай D: H = 99% (0.99)	T_cache = 2 нс, T_ram = 60 нс

Анализ влияния кэш-промахов и принципов локальности: Объясните, почему падение Hit Rate всего на 4% (с 99% до 95%) увеличивает среднее время доступа к памяти почти в 2 раза? Каким образом принципы временной (Temporal Locality) и пространственной (Spatial Locality) локальности позволяют аппаратуре удерживать Hit Rate на уровне 95–99%?

3. Физика энергонезависимой памяти: типы ячеек NAND, износ и протокол NVMe

Энергонезависимая флеш-память (NAND Flash) сохраняет заряд без внешнего питания, однако имеет жесткие физические ограничения на число циклов перезаписи (P/E cycles) и асимметрию операций чтения/записи/стирания.

Тип ячейки NAND	Бит в ячейке / Число уровней напряжения	Ресурс циклов перезаписи (P/E Cycles)	Быстродействие и надежность	Область применения
SLC (Single-Level Cell)
MLC (Multi-Level Cell)
TLC (Triple-Level Cell)
QLC (Quad-Level Cell)

Физика блочно-страничной организации и выравнивания износа: Почему флеш-память NAND не может перезаписать данные в ячейку без предварительного стирания целого блока (Read-Modify-Write)? Как контроллер SSD продлевает жизнь накопителю с помощью алгоритмов Wear Leveling (динамический vs статический) и команды TRIM?

Архитектурный баттл: NVMe (PCIe) против SATA AHCI: Почему накопители NVMe демонстрируют в десятки раз меньшую задержку и многократно большую пропускную способность, чем SATA SSD, даже при использовании одинаковых чипов TLC NAND? Сопоставьте шины, количество и глубину очередей команд, механизм прерываний (MSI-X) и параллелизм потоков ЦП:

4. Индивидуальный инженерный протокол подсистемы памяти

Вариант не выбран в шапке страницы (выберите вариант в карточке студента выше)

Для выбранного архитектурного профиля составьте исчерпывающее инженерное заключение по организации подсистемы хранения и кэширования.

1. Анализ критического аппаратного узкого места: Какой уровень иерархии памяти является критическим лимитирующим фактором для данного сценария (Memory Latency-bound, Storage Throughput-bound, Data Retention/Durability-bound, Power/Thermal-bound)? Обоснуйте характер возникающих задержек:

2. Спецификация и обоснование архитектурной конфигурации: Сформулируйте точную конфигурацию подсистемы памяти (объем и структура L3 кэша, тип и канальность ОЗУ DDR4/DDR5/LPDDR, тип накопителя NAND SLC/TLC/QLC, протокол шины NVMe/PCIe или SAS/Tape). Аргументируйте выбор каждого компонента:

3. Анализ неизбежного компромисса: Какими характеристиками системы пришлось сознательно пожертвовать (стоимость за гигабайт, пиковая производительность, энергопотребление или ресурс циклов перезаписи TBW) ради удовлетворения главного требования сценария? Почему этот компромисс оправдан: