Виды памяти и принцип работы. Основные характеристики. Модули памяти. Логическое распределение памяти

Интерактивный рабочий лист студента. Сравнительный анализ полупроводниковых технологий (SRAM vs DRAM vs ROM/NAND), расчет пропускной способности и истинной задержки таймингов по формуле T = 2000 * CL / DataRate, картирование физического и логического адресного пространства MMIO под 4 варианта архитектурных платформ.

ФИО обучающегося:

Учебная группа:

Дата выполнения:

Архитектурная платформа (вариант):

Критерии открытой 4-балльной шкалы: 2 балла — Корректность (безошибочное сопоставление физики SRAM/DRAM/NAND, точный расчет ПСП и истинной задержки в наносекундах по формуле $T = rac{2000 imes CL}{\text{DataRate}}$); 1 балл — Объяснение (аргументированное физическое обоснование деструктивного чтения DRAM, преимуществ архитектуры DDR5 и преодоления 3 ГБ барьера); 1 балл — Проверка (построение корректной карты физического и логического адресного пространства MMIO с выявлением ограничений под выбранную платформу). Сдача работы — до следующей пары.

Задание 1. Сравнительный анализ технологий полупроводниковой памяти

Заполните аналитическую матрицу фундаментальных типов памяти вычислительных систем. Опишите физическую структуру элементарной ячейки, энергозависимость, необходимость регенерации заряда, латентность доступа и системную функцию.

Тип памяти	Структура элементарной ячейки	Энергозависимость	Регенерация заряда	Время доступа	Основное назначение в ЭВМ
SRAM (Static RAM)
DRAM (Dynamic RAM)
NAND Flash
ROM / SPI Flash

1.1. Физический механизм деструктивного чтения (destructive read) в DRAM и регенерация (Refresh):

Почему считывание заряда с конденсатора емкостью 25–30 фФ разрушает хранимое значение, как усилитель считывания (Sense Amplifier) производит восстановление (Precharge/Restore), и почему ячейка DRAM теряет информацию без постоянной регенерации?

1.2. Архитектурный компромисс SRAM vs DRAM (почему ОЗУ не строят на ячейках SRAM 6T):

Объясните, почему сверхбыстрая память SRAM (0.5–2 нс) используется только в кэшах CPU L1–L3, а не в качестве оперативной памяти объемом 32–64 ГБ. Укажите площадь кристалла, число транзисторов, токи покоя и удельную стоимость за гигабайт.

Задание 2. Модули памяти: расчет пропускной способности и истинной задержки таймингов

Заполните расчетную таблицу характеристик стандартов оперативной памяти. Рассчитайте частоту шины команд (Clock Frequency), теоретическую пропускную способность (ПСП в ГБ/с) и истинную задержку первого доступа (True Latency в наносекундах) по формуле:
T_latency (нс) = 2000 * CL / DataRate (MT/s) | ПСП (ГБ/с) = DataRate (MT/s) * Ширина_шины (байт) * Каналы / 1000

Стандарт и формула таймингов	Ширина шины и конфигурация	Частота шины команд (МГц)	Теоретическая ПСП (ГБ/с)	Истинная задержка tCL (нс)
DDR4-3200 (CL16-18-18-38)	1 канал x 64 бит (8 байт), 1.2 В
DDR4-3600 (CL18-22-22-42)	2 канала x 64 бит (16 байт), 1.35 В
DDR5-4800 (CL40-39-39-76)	1 модуль (2x32 бит = 8 байт), 1.1 В
DDR5-6000 (CL30-38-38-96)	2 модуля (4x32 бит = 16 байт), 1.35 В
DDR5-7200 (CL34-44-44-115)	2 модуля (4x32 бит = 16 байт), 1.4 В

2.1. Разоблачение мифа о «медленной памяти DDR5 с огромными задержками»:

На потребительских форумах часто утверждают: «У DDR4 тайминг CL был 16, а у DDR5 стал 36–40, значит новая память в два раза медленнее». На основе расчетной таблицы и формулы T = 2000 * CL / DataRate докажите математическую и физическую ошибочность данного суждения.

2.2. Ключевые схемотехнические инновации стандарта DDR5:

Охарактеризуйте три архитектурных новшества DDR5 по сравнению с DDR4: 1) разделение 64-битного модуля на два независимых 32-битных подканала данных; 2) встроенный механизм коррекции ошибок On-die ECC; 3) интеграция чипа управления питанием PMIC непосредственно на печатную плату модуля DIMM.

Задание 3. Логическое распределение памяти и Memory-Mapped I/O (MMIO)

Изучите карту физического распределения памяти архитектуры x86/x86-64 и механизмы сопоставления адресов. Ответьте на вопросы по организации ввода-вывода и трансляции адресов.

Диапазон адресов (Legacy)	Объем сегмента	Название области памяти	Архитектурное назначение
0x00000000 – 0x0009FFFF	0 – 640 КБ (640 КБ)	Conventional Memory (Базовая память)	Векторы прерываний (IVT), BIOS Data Area (BDA), пространство программ реального режима DOS
0x000A0000 – 0x000BFFFF	640 – 768 КБ (128 КБ)	Video RAM (VGA Window)	Фреймбуферы видеоадаптера: текстовый режим 80x25 (0xB8000) и графический буфер VGA (0xA0000)
0x000C0000 – 0x000DFFFF	768 – 896 КБ (128 КБ)	Option ROM (ROM Expansion)	BIOS плат расширения: прошивка контроллера дисков (SCSI/RAID), сетевая загрузка PXE
0x000E0000 – 0x000FFFFF	896 – 1024 КБ (128 КБ)	System BIOS ROM	Прошивка материнской платы, точка входа сброса процессора (Reset Vector: 0xFFFFFFF0 / 0xFFFF0)
0x00100000 и выше	Свыше 1 МБ	Extended Memory (XMS)	Основная оперативная память, доступная в защищенном (Protected) и длинном (Long) режимах

3.1. Механизм MMIO, феномен «PCI Hole» (3 ГБ барьер) и технология Memory Remapping:

Объясните, почему в 32-битных архитектурах при установке 4 ГБ ОЗУ операционная система видит только ~3.2–3.5 ГБ (куда исчезает до 1 ГБ памяти). Как распределяются базовые адресные регистры BAR периферийных устройств PCIe, и каким образом чипсет и процессор в 64-битном режиме возвращают потерянную память через Memory Remapping?

3.2. Роль аппаратного блока MMU, многоуровневых таблиц страниц и кэша TLB:

Как процессор преобразует виртуальный логический адрес программы (Virtual Address) в физический адрес на шине ОЗУ (Physical Address)? Раскройте иерархию таблиц страниц x86-64 (PML4 -> PDPT -> PD -> PT), назначение бит защиты (Present, R/W, User/Supervisor, NX/XD) и функцию ассоциативного буфера трансляции TLB при промахах адресации.

Задание 4. Индивидуальный инженерный протокол конфигурирования памяти и MMIO

Заполните индивидуальный инженерный протокол по выбранному в шапке варианту платформы. Проведите расчет пропускной способности и задержки ОЗУ, постройте физическую карту адресного пространства (диапазоны адресов) и проанализируйте системные компромиссы.

Вариант не выбран (выберите в шапке страницы)

4.1. Расчет пиковой ПСП (ГБ/с) и истинной задержки памяти (нс) для выбранной платформы:

4.2. Построение карты физического адресного пространства платформы (диапазоны Hex-адресов):

Укажите точные диапазоны адресов: 1) Low DRAM (нижняя память до границы MMIO); 2) Область MMIO (PCI Hole, PCIe BAR, APIC, прошивка BIOS/UEFI); 3) High DRAM (перенесенная память выше 4 ГБ через Memory Remapping); 4) High MMIO (для больших BAR GPU или серверных контроллеров).

4.3. Архитектурный анализ ограничений и системных компромиссов платформы:

Оцените узкие места и системные эффекты платформы: влияние многоканальности, задержек памяти на производительность ядер, разделение шины между CPU и графикой (UMA), необходимость Resizable BAR, HugePages при виртуализации или ограничение 32-битной шины без LPAE.