Методический материал для преподавателя: Виды памяти и принцип работы. Основные характеристики. Модули памяти. Логическое распределение памяти

Руководство по организации учебной деятельности, проведению сравнительного анализа физики ячеек SRAM/DRAM/NAND, расчету истинной задержки памяти, нейтрализации типичных заблуждений и критериальному оцениванию по 4-балльной шкале.

1. Методическая цель и дидактический фокус

Основная дидактическая цель занятия — сформировать у обучающихся устойчивое умение различать назначение модулей и типов памяти на основе глубокого понимания их схемотехники, физических ограничений и способов адресации в вычислительных системах.

Ключевой смысловой акцент: Студенты должны научиться сопоставлять параметры памяти не по маркетинговым ярлыкам, а на базе строгих инженерных соотношений: формулы истинной задержки $T = 2000 imes CL / \text{DataRate}$, компромисса плотности и скорости (SRAM 6T vs DRAM 1T-1C), организации многоканальности (Dual/Quad/Octa Channel), а также логического распределения ресурсов (Memory-Mapped I/O, PCI Hole и Memory Remapping).

2. Типичные ошибки обучающихся и методика их нейтрализации

Типичное заблуждение В чем заключается ошибка? Педагогический прием и контрпример
«Миф о медленной DDR5» Студент видит CAS Latency 36–40 у DDR5 против 16 у DDR4 и утверждает, что DDR5 медленнее отвечает на запросы CPU. Показать формулу $T = 2000 imes CL / \text{DataRate}$. Рассчитать вместе: DDR4-3200 CL16 дает 10.0 нс, и DDR5-6000 CL30 дает ровно те же 10.0 нс, но при этом ПСП у DDR5 в 2 раза выше! Объяснить, что тайминги — это количество тактов, а длительность такта сократилась.
Отождествление On-die ECC с серверной защитой Считают, что On-die ECC в потребительской DDR5 полностью заменяет серверную память ECC Registered. Разъяснить разницу: On-die ECC исправляет биты только внутри кремниевого кристалла DRAM (защита от шума ячеек). Ошибки на шине данных между модулем и процессором он не обнаруживает! Серверный ECC добавляет 8 внешних бит на 64 бита шины (Side-band ECC).
«Пропавший гигабайт» в 32-битных ОС При установке 4 ГБ ОЗУ в 32-битную систему студент считает, что 800 МБ памяти «сгорели» или бракованы. Показать карту адресов: диапазон 0xC0000000–0xFFFFFFFF (верхний гигабайт) занят регистрами MMIO устройств PCIe (видеокарта, сетевая плата, APIC, SPI BIOS). Память не сгорела, она аппаратно заблокирована («PCI Hole»). Показать, как Memory Remapping в 64-битном режиме переносит эту память выше 4 ГБ.
«Замена ОЗУ быстрым SSD» «Раз скорость NVMe SSD достигает 7000 МБ/с, можно урезать оперативную память и работать через файл подкачки». Сравнить время доступа: DRAM откликается за 10–60 наносекунд, а лучший NVMe SSD — за 20–50 микросекунд (в 1000 раз медленнее!). Кроме того, SSD не имеет побайтовой адресуемости и стирается блоками.
Игнорирование многоканальности Покупка одной планки памяти на 16 ГБ вместо двух по 8 ГБ «ради экономии или будущего апгрейда». Продемонстрировать формулу ПСП: при 1 модуле DDR4/DDR5 контроллер работает в 1-канальном режиме, урезая пропускную способность ровно вдвое. Показать катастрофический спад производительности встроенного графического ядра (UMA), зависящего от полосы ОЗУ.

3. Критериальная матрица оценивания (4-балльная шкала)

Баллы Критерий 1: Корректность (до 2 баллов) Критерий 2: Объяснение (1 балл) Критерий 3: Проверка (1 балл)
Максимум (4 б.) Безошибочно заполнена таблица физики ячеек SRAM/DRAM/NAND/ROM (Задание 1) и математически точно рассчитаны значения тактовой частоты, ПСП и истинной задержки по формуле $T = 2000 imes CL / \text{DataRate}$ (Задание 2). Детально и физически строго раскрыты механизмы деструктивного считывания DRAM, регенерации заряда (tREFI), инновации DDR5 (подканалы 2x32 бит, PMIC, On-die ECC) и сущность 3 ГБ барьера MMIO. В индивидуальном протоколе (Задание 4) точно рассчитаны характеристики выбранного варианта, построена карта физических Hex-диапазонов и вскрыты системные компромиссы платформы.
Частично (2–3 б.) Допущена 1 неточность в классификации памяти или небольшая вычислительная погрешность в расчете задержки без искажения общего вывода (1 б.). Объяснение носит общий описательный характер без детализации физических явлений (разряд конденсатора, туннелирование, регистры BAR) — 0 б. Протокол платформы заполнен верно, но карта адресного пространства составлена без указания шестнадцатеричных диапазонов — 0 б.
Минимум (0–1 б.) Грубые ошибки в формулах задержки и ПСП, непонимание различия между статической и динамической памятью. Поверхностное бытовое суждение («DDR5 новее, значит быстрее»). Протокол платформы не заполнен или содержит грубые противоречия спецификации.

4. Рекомендации по тайм-менеджменту занятия