2. Пошаговый сценарий занятия с прямой речью преподавателя
Этап 1. Актуализация опорных знаний и мотивация (5 минут)
Преподаватель: «Здравствуйте, студенты! Присаживайтесь. Староста, есть ли отсутствующие в аудитории?
На предыдущих занятиях мы подробно изучили микроархитектуру центрального процессора, закон Мура, конвейеры и пределы масштабирования по закону Амдала. Мы выяснили, что современные процессоры способны выполнять миллиарды операций в секунду. Однако процессор абсолютно беспомощен без подсистемы памяти, откуда он берет машинные команды и операнды данных.
Представьте реальную ситуацию: пользователь собирает мощный игровой или рабочий компьютер. В магазине он видит модуль DDR4 с таймингом CAS Latency равным 16, и рядом новейший модуль DDR5 с таймингом 36. Консультант заявляет: "Не берите DDR5, у неё задержка в два с лишним раза выше, игры будут тормозить!".
Вопрос к группе: прав ли консультант, или он стал жертвой маркетингового непонимания физики работы памяти?»
Ответ студента:
«Консультант неправ. Тайминги измеряются в тактах шины памяти, а не в секундах. Так как частота DDR5 в два раза выше, длительность одного такта стала в два раза короче, поэтому реальная задержка в наносекундах не выросла».
Преподаватель: «Совершенно верно! Сегодня мы разберем физические основы полупроводниковых ячеек памяти, выведем строгую формулу истинной задержки в наносекундах и изучим, как процессор распределяет физическое адресное пространство через механизмы MMIO».
Этап 2. Изложение нового теоретического материала (25 мин / 18 мин)
Преподаватель: «Внимание на экран (слайды 2–8 презентации). Разберем фундаментальные типы полупроводниковой памяти:
1. Статическая память SRAM: ячейка строится на 6 полевых транзисторах (6T). Четыре транзистора образуют бистабильный триггер из двух инверторов, удерживающий заряд за счет обратной связи. Время доступа — феноменальные 0.5–2 наносекунды. Ей не требуется регенерация! Но почему на ней не делают основное ОЗУ? Потому что 6 транзисторов занимают огромную площадь на кристалле, выделяют много тепла и стоят в десятки раз дороже. SRAM используется исключительно внутри CPU — в регистрах и кэшах L1–L3.
2. Динамическая память DRAM: ячейка 1T-1C состоит всего из одного транзистора доступа и одного микроконденсатора емкостью 25–30 фемтофарад. За счет этого на кристалле размещают миллиарды бит! Но у DRAM есть две фундаментальные физические проблемы:
— Деструктивное считывание (Destructive Read): при открытии транзистора заряд конденсатора вытекает на длинную линию Bitline и разрушается. Усилитель считывания Sense Amplifier обязан усилить перепад и немедленно вернуть заряд обратно в конденсатор (цикл Restore/Precharge).
— Утечки заряда и регенерация (Refresh): через кремниевый переход заряд стекает за десятки миллисекунд. Каждые 32–64 мс контроллер обязан заново считывать и перезаряжать все строки матрицы (интервал tREFI порядка 3.9–7.8 мкс).
3. Энергонезависимая память NAND Flash: ячейка хранит электроны в изолированном плавающем затворе (Floating Gate) или ловушке заряда (Charge Trap), куда они загоняются квантовым туннелированием при напряжении 15–20 В. Мы различаем ячейки SLC (1 бит, 2 уровня напряжения, 100 тыс. циклов), MLC (2 бита, 4 уровня), TLC (3 бита, 8 уровней) и QLC (4 бита, 16 уровней напряжения). Чем больше бит на ячейку, тем меньше допустимый разброс напряжений и тем быстрее оксидный слой разрушается, снижая ресурс до сотен циклов.
4. Эволюция модулей DIMM (DDR4 ➔ DDR5): DDR5 перешла от единой 64-битной шины к двум независимым 32-битным подканалам, увеличила Burst Length до 16 (выборка 64 байт за транзакцию под строку кэша CPU), внедрила встроенный On-die ECC для защиты от дефектов кремния и перенесла чип управления питанием PMIC прямо на модуль памяти».
Этап 3. Демонстрационный кейс-показ (15 мин / 10 мин)
Преподаватель: «Разберем, как математически точно рассчитывать параметры оперативной памяти (слайды 9–14).
Запишите в тетрадях формулу истинной задержки первого доступа памяти:
$$T_{\text{latency}} (\text{нс}) = \frac{2000 \times CL}{\text{DataRate (MT/s)}}$$
Подставим значения:
• Для DDR4-3200 CL16: $T = 2000 \times 16 / 3200 = 10.0$ нс.
• Для DDR5-6000 CL30: $T = 2000 \times 30 / 6000 = 10.0$ нс.
• Для DDR5-7200 CL34: $T = 2000 \times 34 / 7200 \approx 9.44$ нс.
Физическая задержка DDR5 не просто не выросла — она даже уменьшилась, а теоретическая полоса пропускания выросла с 25.6 до 96.0 ГБ/с в двухканальном режиме!
А теперь взглянем на логическое распределение адресного пространства. Процессор обращается к видеокартам, дискам NVMe и чипсету через Memory-Mapped I/O (MMIO). Регистры устройств отображаются прямо в адресное пространство CPU.
В 32-битных системах адресное пространство ограничено 4 ГБ ($2^{32}$). Верхний гигабайт (0xC0000000–0xFFFFFFFF) принудительно забирается под шину PCIe (PCI Hole). Из-за этого при установке 4 ГБ ОЗУ пользователю доступно только 3.2 ГБ. В 64-битных системах чипсет включает Memory Remapping и переносит вытесненный гигабайт выше 4 ГБ границы, возвращая пользователю весь объем памяти!»
Этап 4. Очная самостоятельная практическая работа (20 мин / 15 мин)
Преподаватель: «Переходим к выполнению практической работы. Включите персональные компьютеры и откройте рабочий лист zanyatie.html.
Вам необходимо выполнить 4 блока заданий:
1. Заполнить сравнительную матрицу технологий памяти (SRAM, DRAM, NAND, ROM) и письменно объяснить физику деструктивного чтения.
2. Рассчитать тактовые частоты, пропускную способность и истинную задержку по формуле $T = 2000 \times CL / \text{DataRate}$ для 5 стандартов памяти.
3. Разобрать структуру логического адресного пространства MMIO, феномен 3 ГБ барьера и механизм работы кэша TLB.
4. Выбрать один из 4 архитектурных вариантов платформ (рабочая станция i9/Z790, сервер EPYC SP5, офисный ПК i3/H610 или встраиваемая система ARM SoM), рассчитать её параметры, составить карту физических Hex-диапазонов и оценить системные компромиссы.
Оценивание открытое по 4-балльной матрице (2 б. корректность, 1 б. объяснение, 1 б. проверка варианта). Бланк поддерживает автосохранение. Время на работу — 20 минут (15 минут в сокращенном сценарии). Приступайте!»
Этап 5. Обратная связь и разбор ошибок (10 мин / 7 мин)
Преподаватель: «Время практической части истекло. Сохраните данные кнопкой в форме. Обратите внимание на экран, разберем типичные ошибки:
1. В первом задании: некоторые написали, что ячейка DRAM не требует регенерации, если к ней постоянно обращаться. Это грубая ошибка: обращение к одной строке никак не спасает от разряда миллионы других строк того же банка. Регенерация обязательна для всей матрицы!
2. В расчете таймингов: при вычислении ПСП двухканальной памяти DDR5-6000 некоторые забыли умножить ширину шины (16 байт) на эффективную скорость $6000 \times 16 = 96.0$ ГБ/с, указав 48 ГБ/с. Помните: 2 модуля по 2x32 бит дают суммарно 128 бит!
3. В индивидуальном варианте 4 (ARM Cortex-A72): почему из 4 ГБ LPDDR4 доступно только 3.5 ГБ? Потому что в 32-битном адресном пространстве без расширения LPAE верхние 512 МБ физически перекрываются регистрами периферии MMIO (0xE0000000–0xFFFFFFFF), и эта память теряется без перехода в 64-битный режим AArch64».
Этап 6. Итог занятия и домашнее задание (5 минут)
Преподаватель: «Подведем итоги занятия. Сегодня мы освоили физику полупроводниковой памяти, научились рассчитывать пропускную способность и истинные задержки в наносекундах, а также картировать системное адресное пространство.
Каждый из вас получает баллы в журнал по открытой 4-балльной шкале. Нажмите кнопку "Печать бланка / Сохранить в PDF" и сохраните электронный отчет для верификации.
По домашнему заданию: файл domashnee_zadanie.html является резервным. Выполняйте его только если вы пропустили сегодняшнюю пару или получили оценку ниже 3 баллов для индивидуальной отработки. Срок сдачи для таких студентов будет сообщен индивидуально.
Всем спасибо за продуктивную инженерную работу, занятие окончено!»